在小型水電站中，速度調(diào)節(jié)控制裝置是保證發(fā)電機(jī)輸出頻率和幅值穩(wěn)定的核心關(guān)鍵控制部件，測(cè)速傳感器構(gòu)成負(fù)反饋進(jìn)行實(shí)時(shí)調(diào)節(jié)。對(duì)并網(wǎng)機(jī)組，發(fā)電頻率與發(fā)電機(jī)轉(zhuǎn)速保持固定關(guān)系，如當(dāng)發(fā)電頻率為50Hz時(shí)，轉(zhuǎn)速為3000r/min，經(jīng)長(zhǎng)期觀察發(fā)現(xiàn)，對(duì)調(diào)速穩(wěn)頻運(yùn)行過程中，調(diào)速波動(dòng)量和次數(shù)不如頻率量值穩(wěn)定和平滑。

若將頻率信號(hào)引入調(diào)速穩(wěn)頻，會(huì)有效地減少調(diào)節(jié)次數(shù)，減少考核誤差，提高機(jī)組穩(wěn)定性。原測(cè)頻技術(shù)采用測(cè)周測(cè)頻法，即利用正弦信號(hào)過零處的極性變化，產(chǎn)生過零脈沖，作為CPU中斷信號(hào)，由內(nèi)部計(jì)數(shù)器實(shí)現(xiàn)測(cè)周測(cè)頻，每周測(cè)頻一次?，F(xiàn)場(chǎng)可編程門陣列（field programmable gate array, FPGA）具有極優(yōu)數(shù)字控制和計(jì)數(shù)器自由設(shè)計(jì)功能，用戶可通過編程，實(shí)現(xiàn)硬件功能軟件化設(shè)計(jì)。

文中涉及的半周期精確測(cè)頻全部由單片F(xiàn)PGA實(shí)現(xiàn)，達(dá)到每周測(cè)頻兩次，為更快地穩(wěn)速穩(wěn)頻建立了良好的反饋信號(hào)源。

1 半周測(cè)頻原理

預(yù)處理電路沿用已有的互感器、濾波和比較器電路，只在比較器的負(fù)極端增加直流偏置電壓Vref，輸出矩形波為FV，直接接入FPGA，預(yù)處理電路見圖1。Vref為1V左右，以克服測(cè)量電壓過零處噪聲對(duì)測(cè)頻精度的影響。

圖1 預(yù)處理電路原理圖

在FPGA內(nèi)部先對(duì)FV緩沖形成FA，取反形成FB，F(xiàn)A、FB互為非邏輯關(guān)系。FA和FB分別作為兩個(gè)計(jì)數(shù)器A、B的門控信號(hào)，計(jì)數(shù)器A只對(duì)正半周計(jì)數(shù)，計(jì)數(shù)器B只對(duì)負(fù)半周計(jì)數(shù)，每過半個(gè)周期，本次計(jì)數(shù)器的計(jì)數(shù)值與另一計(jì)數(shù)值相加后輸出，即為當(dāng)前測(cè)頻計(jì)數(shù)值，依次循環(huán)，就形成半周測(cè)頻。半周測(cè)頻原理如圖2所示。

圖2 半周測(cè)頻原理圖

圖2中，系統(tǒng)時(shí)鐘sys_CLK選20MHz，經(jīng)2分頻整形后作時(shí)鐘控制源和計(jì)數(shù)填充脈沖源。FA、FB為方波信號(hào)，互為非邏輯，計(jì)數(shù)器A、B為18位二進(jìn)制計(jì)數(shù)器，鎖存器A、B對(duì)每個(gè)半周的計(jì)數(shù)值鎖存，相加后輸出，控制模塊A、B按時(shí)序要求產(chǎn)生鎖存器所需的鎖存脈沖STA、STB和計(jì)數(shù)器異步清零脈沖RSTA、RSTB。STA用于鎖存計(jì)數(shù)器B的數(shù)值，STB用于鎖存計(jì)數(shù)器A的數(shù)值，STA、STB上升沿有效；RSTA對(duì)計(jì)數(shù)器B異步清零，為下次計(jì)數(shù)做好準(zhǔn)備，RSTB對(duì)計(jì)數(shù)器A異步清零，為下次計(jì)數(shù)做好準(zhǔn)備，RSTA、RSTB高電平有效。具體FPGA時(shí)序控制圖如圖3所示。

其工作原理為：FA信號(hào)為計(jì)數(shù)器A的使能信號(hào)，高電平開始計(jì)數(shù)，低電平停止計(jì)數(shù)。當(dāng)?shù)谝粋€(gè)FA下降沿結(jié)束時(shí)，計(jì)數(shù)器A停止計(jì)數(shù)，記錄的值為A1。STB觸發(fā)脈沖把A1值存入鎖存器A中，RSTB脈沖對(duì)計(jì)數(shù)器A異步清零，為下次計(jì)數(shù)做好準(zhǔn)備，當(dāng)FA變高時(shí)開始下一個(gè)半周計(jì)數(shù)，第二個(gè)下降沿結(jié)束時(shí)，計(jì)數(shù)值為A2，鎖存值為A2，隨著FA變化，分別記錄A3、A4、…、An，依次類推，每個(gè)值為當(dāng)前1/2周期的值，持續(xù)時(shí)間卻是一個(gè)整周期。

對(duì)FB支路與FA相同，也分別記錄B0、B1、B2、…、Bn，依次類推，同樣每個(gè)值為當(dāng)前1/2周期的值，持續(xù)時(shí)間是一個(gè)整周期。因FA與FB互為非邏輯，F(xiàn)B比FA有1/2周期時(shí)間延遲，對(duì)應(yīng)的計(jì)數(shù)值也有1/2周期的延遲，A0、B0為初設(shè)值，從A1、B1之后均為實(shí)際測(cè)量值，這樣每過1/2周期鎖存的A值或B值更新一次，在加法器的輸出就形成每過1/2周期，頻率計(jì)數(shù)值更新一次，即實(shí)現(xiàn)了1/2周期測(cè)頻的功能。

圖3 FPGA時(shí)序控制圖

2 計(jì)數(shù)頻率的選定

按設(shè)計(jì)要求，中心頻率f =50Hz，頻偏◆f=±5Hz，測(cè)頻分辨率為0.001Hz。對(duì)測(cè)頻范圍是45.000～55.000Hz的信號(hào)，為確保0.001Hz的分辨率，采用10MHz作為計(jì)數(shù)脈沖。以最小頻率45Hz為例，其計(jì)數(shù)值為N=10MHz/45Hz=222222，轉(zhuǎn)成十六進(jìn)制為0x3640E，所以，選18位計(jì)數(shù)器（0x3FFFF）進(jìn)行計(jì)數(shù)。填充時(shí)鐘fn=10MHz，選幾個(gè)測(cè)量頻率點(diǎn)，對(duì)應(yīng)的計(jì)數(shù)值和計(jì)算頻率值見表1。

對(duì)求得的頻率值最后一位做四舍五入就與設(shè)定的理論值相同，達(dá)到頻偏◆f=±5Hz分辨率為0.001的指標(biāo)要求。

表1 頻率范圍與對(duì)應(yīng)計(jì)數(shù)值

3 FPGA的設(shè)計(jì)及仿真

3.1 FPGA的設(shè)計(jì)

在FPGA設(shè)計(jì)中，主要有四大模塊：

• ①帶使能和異步清零的18位二進(jìn)制計(jì)數(shù)器，F(xiàn)A、FB做計(jì)數(shù)器的使能信號(hào)，控制計(jì)數(shù)器的計(jì)數(shù)開始或停止，RSTA、RSTB作異步清零，高電平有效，計(jì)數(shù)時(shí)鐘選10MHz的脈沖信號(hào)源；
• ②帶鎖存脈沖的18位鎖存器，STA、STB為觸發(fā)脈沖，上升沿有效；
• ③兩個(gè)控制模塊完成特定的時(shí)序電路，當(dāng)FA或FB信號(hào)變?yōu)楦唠娖綍r(shí)，經(jīng)1個(gè)時(shí)鐘周期延遲產(chǎn)生觸發(fā)脈沖STA、STB，經(jīng)5個(gè)時(shí)鐘周期延遲產(chǎn)生異步清零RSTA、RSTB，時(shí)序參考圖4，其中RSTA、STA用于計(jì)數(shù)器B異步清零和鎖存器B寫入，RSTB、STB用于計(jì)數(shù)器A異步清零和鎖存器A寫入；
• ④帶輸出使能的18位二進(jìn)制加法器，輸出使能nOE低有效，高電平時(shí)輸出高阻，實(shí)現(xiàn)與CPU總線訪問通信。

3.2 FPGA的仿真

在FPGA仿真中，sys_RST為系統(tǒng)異步清零，sys_CLK為系統(tǒng)時(shí)鐘，F(xiàn)V為電壓方波，參考圖1，RSTA、STA信號(hào)由FA方波產(chǎn)生的控制信號(hào)，用于FB方波期間的異步清零和計(jì)數(shù)器鎖存，同理，RSTB、STB信號(hào)由FB方波產(chǎn)生的控制信號(hào)，用于FA方波期間的異步清零和計(jì)數(shù)器鎖存，F(xiàn)VA為FA半波的計(jì)數(shù)鎖存值，F(xiàn)VB為FB半波的計(jì)數(shù)鎖存值，F(xiàn)V_out為每半周期的計(jì)數(shù)鎖存輸出值。

其中，為加速仿真，設(shè)FA、FB周期為2ms，整體仿真結(jié)果如圖5所示。RSTA、STA信號(hào)仿真結(jié)果如圖6所示。RSTB、STB信號(hào)仿真與RSTA、STA信號(hào)仿真相同。

圖4 STA/STB與RSTA/RSTB邏輯控制時(shí)序圖

圖5 仿真結(jié)果

圖6 RSTA、STA控制信號(hào)仿真圖

在圖5中，sys_RST對(duì)CNA、CNB進(jìn)行異步清零，然后CNA在FA為高時(shí)計(jì)數(shù)，在FA變低時(shí)停止計(jì)數(shù)，由STB將CNA計(jì)數(shù)值鎖存到FVA，由RSTB異步清零，為FA下次變高計(jì)數(shù)做好準(zhǔn)備。

同理，CNB在FB為高時(shí)計(jì)數(shù)，在FB變低時(shí)停止計(jì)數(shù)，由STA將計(jì)數(shù)值CNB鎖存到FVB，由RSTA異步清零，為FB下次變高計(jì)數(shù)做好準(zhǔn)備；依次循環(huán)。FVA隨FA每周期變化一次，F(xiàn)VB隨FB每周期變化一次，而合成的FV_out隨FVA或FVB的變化而變化，這就形成了FV_out每個(gè)半周期輸出一組計(jì)數(shù)頻率值。

其次，nOE為輸出使能信號(hào)，當(dāng)nOE信號(hào)為高電平時(shí)，F(xiàn)V_out正常輸出，當(dāng)nOE信號(hào)為低電平時(shí)，F(xiàn)V_out高阻輸出，這就很容易與CPU相連接；最后，一旦FV發(fā)生丟失，F(xiàn)V_out會(huì)一致保持上一次的測(cè)量頻率計(jì)數(shù)值，而當(dāng)FV恢復(fù)正常時(shí)，頻率測(cè)量則恢復(fù)正常測(cè)試。

在圖6中，根據(jù)圖4中的控制邏輯時(shí)序要求，在FA變高后第1個(gè)時(shí)鐘產(chǎn)生STA，在第5個(gè)時(shí)鐘周期，產(chǎn)生RSTA，脈寬3個(gè)時(shí)鐘周期，仿真結(jié)果驗(yàn)證了設(shè)計(jì)的正確性。同理，對(duì)因FB產(chǎn)生的STB、RSTB信號(hào)，仿真結(jié)果相同。

總之，仿真結(jié)果表明，F(xiàn)PGA設(shè)計(jì)實(shí)現(xiàn)了基于圖2所描述的半周期測(cè)頻功能。

結(jié)論

水力發(fā)電多采用轉(zhuǎn)速反饋進(jìn)行穩(wěn)速穩(wěn)頻策略，理論上在50Hz頻點(diǎn)上對(duì)應(yīng)3000r/min。但因電網(wǎng)存在緩變頻移或負(fù)荷變化，在對(duì)電網(wǎng)頻率進(jìn)行跟蹤的同時(shí)，需對(duì)發(fā)電機(jī)的并網(wǎng)輸出頻率做出必要調(diào)整。在長(zhǎng)時(shí)間運(yùn)行觀察中，頻率信號(hào)穩(wěn)定性明顯優(yōu)于轉(zhuǎn)速信號(hào)，引入頻率信號(hào)反饋，實(shí)施一次調(diào)頻過程，明顯減少無效調(diào)節(jié)次數(shù)，提高機(jī)組的穩(wěn)定性，減少考核誤差。

將此測(cè)頻技術(shù)取代原測(cè)頻部件，因頻率測(cè)量信號(hào)反饋速率提高一倍，系統(tǒng)運(yùn)行更穩(wěn)定，整體運(yùn)行指標(biāo)優(yōu)于現(xiàn)運(yùn)行的考核指標(biāo)。